Plataformas de Computação Embarcada Multi-Core Certificadas para Segurança de Voo

Arquitetura de Silício AC 20-193 AvionicsCompute

Particionamento de Hardware, Limitadores de Contenção Inter-Núcleos e Barramentos

Central System: Quad-Core Deterministic SoC - Hardware-Throttled Crossbar Interconnect

Aviation Architecture Nodes

• Core 0: DAL A Flight Control
• Core 1: DAL B Navigation / FMS
• Core 2/3: Synthetic Vision / AI
• Hardware Performance Monitor Counters
• ECC Radiation-Hardened L2/L3 Cache

Architectural Layers & Protocol Stacks

• Controle de Contenção em Interconexão de Silício (Memory Bandwidth Throttling / Quality of Service (QoS) Arbiter): Reguladores de largura de banda baseados em hardware nos controladores de memória que impedem núcleos secundários de saturar barramentos DDR.
• Particionamento de Cache e Reserva de Vias (ARM MPAM / Intel CAT (Cache Allocation Technology) / RISC-V PMP): Alocação física de vias de cache L2/L3 a núcleos dedicados, prevenindo desalojamento acidental de cache por núcleos vizinhos.
• Particionamento de Espaço e Tempo ARINC 653 (ARINC 653 Part 1 Multi-Core Services / Hardware MMU Enforcement): Alocação estática de fatias de tempo em microssegundos impondo limites espaciais rígidos de memória e tabelas de agendamento pré-calculadas.
• Proteção Contra Radiação e Efeitos de Evento Único (SEE) (Triple Modular Redundancy (TMR) / Lock-Step Dual Cores): Varreduras contínuas de memória ECC SECDED em registradores internos e execução em lockstep para operações de direcionamento de voo.

Flight Telemetry Metrics: < 3% (Penalidade por Contenção entre Núcleos) | 100% (Atendimento aos Objetivos da FAA AC 20-193) | DAL A (Nível Máximo de Criticidade Certificável) | 0 errors (Falhas de Evento Único Não Corrigidas (SEU))